基于相位插值器的可編程時(shí)鐘與數(shù)據(jù)恢復(fù)電路設(shè)計(jì)

摘要： 當(dāng)時(shí)鐘與數(shù)據(jù)恢復(fù)電路(Clock and Data Recovery, CDR)作為FPGA內(nèi)嵌的電路模塊時(shí)，需要具備靈活的應(yīng)用配置以適應(yīng)不同協(xié)議下的通信需求。根據(jù)不同協(xié)議對(duì)CDR性能指標(biāo)的要求，通過(guò)量化環(huán)路帶寬、環(huán)路延遲及恢復(fù)時(shí)鐘抖動(dòng)三者之間的關(guān)系對(duì)CDR電路進(jìn)行建模，經(jīng)過(guò)數(shù)學(xué)分析得到電路各部分模塊的最佳增益系數(shù)作為配置參數(shù)。此外通過(guò)控制狀態(tài)機(jī)的工作狀態(tài)切換實(shí)現(xiàn)環(huán)路的快速鎖定... （共8頁(yè)）