雙端口SRAM抗寫干擾結構的優(yōu)化設計

摘要： 針對雙端口靜態(tài)隨機存儲器(SRAM)通常存在寫干擾而導致數據寫入困難的問題，基于經典位線電平復制技術提出了一種新型的位線電平復制結構?；赟MIC 28 nm CMOS工藝對位線電平復制結構進行設計，通過優(yōu)化控制邏輯的組合電路，縮短位線電平復制操作的開啟時間，提高了數據寫入SRAM的速度，使設計的SRAM可在更高頻率下正常工作，同時降低了動態(tài)功耗。仿真結果顯示，在0.9 V工作... （共7頁）