eda

　　EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。

　　1、簡介

　　20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較為先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。

　　EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。

　　2、歷史與發(fā)展

　　在電子設(shè)計(jì)自動(dòng)化（英語：Electronic design automation，縮寫：EDA）出現(xiàn)之前，設(shè)計(jì)人員必須手工完成集成電路的設(shè)計(jì)、布線等工作，這是因?yàn)楫?dāng)時(shí)所謂集成電路的復(fù)雜程度遠(yuǎn)不及現(xiàn)在。工業(yè)界開始使用幾何學(xué)方法來制造用于電路光繪（photoplotter）的膠帶。到了1970年代中期，開發(fā)人應(yīng)嘗試將整個(gè)設(shè)計(jì)過程自動(dòng)化，而不僅僅滿足于自動(dòng)完成掩膜草圖。第一個(gè)電路布線、布局工具研發(fā)成功。設(shè)計(jì)自動(dòng)化會(huì)議（Design Automation Conference）在這一時(shí)期被創(chuàng)立，旨在促進(jìn)電子設(shè)計(jì)自動(dòng)化的發(fā)展。

　　電子設(shè)計(jì)自動(dòng)化發(fā)展的下一個(gè)重要階段以卡弗爾·米德（Carver Mead）和琳·康維于1980年發(fā)表的論文《超大規(guī)模集成電路系統(tǒng)導(dǎo)論》（Introduction to VLSI Systems）為標(biāo)志。這一篇具有重大意義的論文提出了通過編程語言來進(jìn)行芯片設(shè)計(jì)的新思想。如果這一想法得到實(shí)現(xiàn)，芯片設(shè)計(jì)的復(fù)雜程度可以得到顯著提升。這主要得益于用來進(jìn)行集成電路邏輯仿真、功能驗(yàn)證的工具的性能得到相當(dāng)?shù)母纳啤ｋS著計(jì)算機(jī)仿真技術(shù)的發(fā)展，設(shè)計(jì)項(xiàng)目可以在構(gòu)建實(shí)際硬件電路之前進(jìn)行仿真，芯片布線布局對(duì)人工設(shè)計(jì)的要求降低，而且軟件錯(cuò)誤率不斷降低。直至今日，盡管所用的語言和工具仍然不斷在發(fā)展，但是通過編程語言來設(shè)計(jì)、驗(yàn)證電路預(yù)期行為，利用工具軟件綜合得到低抽象級(jí)物理設(shè)計(jì)的這種途徑，仍然是數(shù)字集成電路設(shè)計(jì)的基礎(chǔ)。

　　從1981年開始，電子設(shè)計(jì)自動(dòng)化逐漸開始商業(yè)化。1984年的設(shè)計(jì)自動(dòng)化會(huì)議（Design Automation Conference）上還舉辦了第一個(gè)以電子設(shè)計(jì)自動(dòng)化為主題的銷售展覽。Gateway設(shè)計(jì)自動(dòng)化在1986年推出了一種硬件描述語言Verilog，這種語言在現(xiàn)在是最流行的高級(jí)抽象設(shè)計(jì)語言。1987年，在美國國防部的資助下，另一種硬件描述語言VHDL被創(chuàng)造出來?，F(xiàn)代的電子設(shè)計(jì)自動(dòng)化設(shè)計(jì)工具可以識(shí)別、讀取不同類型的硬件描述。根據(jù)這些語言規(guī)范產(chǎn)生的各種仿真系統(tǒng)迅速被推出，使得設(shè)計(jì)人員可對(duì)設(shè)計(jì)的芯片進(jìn)行直接仿真。后來，技術(shù)的發(fā)展更側(cè)重于邏輯綜合。

　　目前的數(shù)字集成電路的設(shè)計(jì)都比較模塊化（參見集成電路設(shè)計(jì)、設(shè)計(jì)收斂（Design closure）和設(shè)計(jì)流（Design flow (EDA)））。半導(dǎo)體器件制造工藝需要標(biāo)準(zhǔn)化的設(shè)計(jì)描述，高抽象級(jí)的描述將被編譯為信息單元（cell）的形式。設(shè)計(jì)人員在進(jìn)行邏輯設(shè)計(jì)時(shí)尚無需考慮信息單元的具體硬件工藝。利用特定的集成電路制造工藝來實(shí)現(xiàn)硬件電路，信息單元就會(huì)實(shí)施預(yù)定義的邏輯或其他電子功能。半導(dǎo)體硬件廠商大多會(huì)為它們制造的元件提供“元件庫”，并提供相應(yīng)的標(biāo)準(zhǔn)化仿真模型。相比數(shù)字的電子設(shè)計(jì)自動(dòng)化工具，模擬系統(tǒng)的電子設(shè)計(jì)自動(dòng)化工具大多并非模塊化的，這是因?yàn)槟M電路的功能更加復(fù)雜，而且不同部分的相互影響較強(qiáng)，而且作用規(guī)律復(fù)雜，電子元件大多沒有那么理想。Verilog AMS就是一種用于模擬電子設(shè)計(jì)的硬件描述語言。此文，設(shè)計(jì)人員可以使用硬件驗(yàn)證語言來完成項(xiàng)目的驗(yàn)證工作目前最新的發(fā)展趨勢是將集描述語言、驗(yàn)證語言集成為一體，典型的例子有SystemVerilog。

　　隨著集成電路規(guī)模的擴(kuò)大、半導(dǎo)體技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化的重要性急劇增加。這些工具的使用者包括半導(dǎo)體器件制造中心的硬件技術(shù)人員，他們的工作是操作半導(dǎo)體器件制造設(shè)備并管理整個(gè)工作車間。一些以設(shè)計(jì)為主要業(yè)務(wù)的公司，也會(huì)使用電子設(shè)計(jì)自動(dòng)化軟件來評(píng)估制造部門是否能夠適應(yīng)新的設(shè)計(jì)任務(wù)。電子設(shè)計(jì)自動(dòng)化工具還被用來將設(shè)計(jì)的功能導(dǎo)入到類似現(xiàn)場可編程邏輯門陣列的半定制可編程邏輯器件，或者生產(chǎn)全定制的專用集成電路。

　　概念

　　EDA技術(shù)的概念

　　EDA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。

　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成。

　　應(yīng)用

　　現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。

　　EDA設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。

　　3、設(shè)計(jì)方法

　　方法

　　(1) 前端設(shè)計(jì)(系統(tǒng)建模RTL 級(jí)描述)后端設(shè)計(jì)(FPGAASIC)系統(tǒng)建模。

　　(2)IP復(fù)用。

　　(3) 前端設(shè)計(jì)。

　　(4) 系統(tǒng)描述：建立系統(tǒng)的數(shù)學(xué)模型。

　　(5) 功能描述：描述系統(tǒng)的行為或各子模塊之間的數(shù)據(jù)流圖。

　　(6)邏輯設(shè)計(jì)：將系統(tǒng)功能結(jié)構(gòu)化，通常以文本、原理圖、邏輯圖、布爾表達(dá)式來表示設(shè)計(jì)結(jié)果。

　　(7) 仿真：包括功能仿真和時(shí)序仿真，主要驗(yàn)證系統(tǒng)功能的正確性及時(shí)序特性。

　　4、設(shè)計(jì)技巧

　　（1）密碼鎖輸入電路KEYB 0ARD.VHD中對(duì)各種分頻信號(hào)/信號(hào)序列的設(shè)計(jì)有獨(dú)到之處。該設(shè)計(jì)中，利用一個(gè)自由計(jì)數(shù)器來產(chǎn)生各種需要的頻率，也就是先建立一個(gè)N位計(jì)數(shù)器，N的大小根據(jù)電路的需求決定。N的值越大，電路可以除頻的次數(shù)就越多，這樣就可以獲得更大的頻率變化，以便提供多種不同頻率的時(shí)鐘信號(hào)。若輸入時(shí)鐘為CLK，N位計(jì)數(shù)器的輸出為Q[N-1，0]，則Q（0）為CLK的2分頻脈沖信號(hào)，Q（1）為CLK的4分頻脈沖信號(hào)，Q（2）為CLK的6分頻脈沖信號(hào)，……Q（N-1）為CLK的2N分頻脈沖信號(hào)；Q（5 DOWNT04）取得的是一個(gè)脈沖波形序列，其值是依00、01、10、11、00、01周期性變化的，其變化頻率為CLK的25分頻，也就是32分頻。我們利用以上規(guī)律即可得到各種我們所需要頻率的信號(hào)或信號(hào)序列。

　　（2）鍵盤輸入去抖電路的設(shè)計(jì)程序DEBOUNCING.VHD在實(shí)際系統(tǒng)的開發(fā)中有較好的參考價(jià)值。

　?。?）密碼鎖控制電路CTRL，VHD中對(duì)于數(shù)據(jù)的更新及移位方法比較好。程序中使用語句“ACC <=ACC（11 DOWNT0 0）&DATA_N”非常簡潔地同時(shí)實(shí)現(xiàn)了ACC中的低4位用DATA_N進(jìn)行更新，而高12位用ACC中的原來的低12位左移而來的處理。

　?。?）在密碼鎖輸入電路等模塊的程序的設(shè)計(jì)和仿真中，為了便于觀察一些中間結(jié)果，在程序中增加了一些觀測輸出點(diǎn)。這一設(shè)計(jì)技巧，對(duì)于較大的程序或多進(jìn)程程序的設(shè)計(jì)非常重要。同時(shí)在仿真時(shí)，為了便于觀測全局結(jié)果，降低了分頻常數(shù)。同理，在進(jìn)行程序仿真時(shí)，對(duì)于程序中數(shù)目較大的分頻/計(jì)數(shù)/計(jì)時(shí)常數(shù)的修改是非常必要的。